[뉴스] AMD의 새로운 CPU는 큰 성공을 거두었습니다. "작은 칩"이 언제 상용화 될까요?

제 주관적인 생각은 없음을 알려드립니다.

출처 : https://news.mydrivers.com/1/744/744540.htm

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AMD의 새로운 CPU는 소형 칩 디자인과 TSMC의 제조 공정으로 큰 성공을 거두었으며 인텔은 3D 패키지 CPU를 출시했습니다. 그러나 현재 작은 칩은 소수의 기업에게만 경쟁 우위를 제공합니다.이 기술이 무어의 법칙이 대중화되기 위해 "지속적인 수명"을 제공한다면 표준, 수율, 전력 소비, 열 방출, 제자 방법 등의 기술적 과제에 직면하게 됩니다. , 테스트 등 도전 과제이지만 생태 및 제조 과제에 직면하고 있습니다.

 

아무도  새로운 칩이 언제 상용화 될지 정확하게 결정할 수는 없지만 이것은 별로 좋지 않는 프로세스가 될 것입니다.

 

AMD의 새로운 CPU는 큰 성공을 거두었습니다. "작은 칩"이 언제 상용화는 될까요?

 

Chiplets (Chiplets, 핵심 입자로도 번역됨)는 매력적인 기술이지만 지금까지 Chiplets 기술을 사용하는 제품은 많지 않고 개발을 한 사업자는 많지 않습니다.새로운 프로세스 노드를 계속 개발하는 동안 물리적 제한이나 비용 문제로 인해 트랜지스터의 추가 확장이 끝나고 있습니다.

 

많은 산업에서 최신 공정 노드가 제공 할 수 있는 것보다 더 많은 트랜지스터를 요구합니다. 동시에 수율에 영향을 주지 않고 다이를 늘릴 수 없기 때문에 3nm 칩의 개발 비용은 소수의 업체 만이 부담 할 수 있습니다.

칩 수요가 100만 개 미만인 하위 산업의 경우 고급 노드 비용이 저렴하고 작은 칩이 합리적인 솔루션을 제공합니다.

 

칩 패키징은 새로운 것이 아닙니다. Cadence IC 패키징 및 크로스 플랫폼 솔루션의 제품 디렉터 인 John Park는 "사람들은 칩 설계를 단순화하거나 PCB보다 작게 만들거나 전력을 덜 소비하기를 원합니다. 일반적으로 단일 다이가 패키징되어 단일 기판에 배치됩니다. 라미네이팅 된 재료, 때로는 세라믹입니다. 이것은 더 작고 더 낮은 전력의 PCB를 만들 수 있습니다. 우리는 그것을 멀티 칩 모듈 (MCM) 또는 시스템인 패키지 (SiP)라고 부릅니다.이 기술은 1980 년대 후반부터 사용되었습니다. "

 

일부 용어는 업계에서 자주 사용되며 이러한 용어는 종종 문제를 혼동합니다. "SiP는 두 개 이상의 ASIC 구성 요소를 하나의 패키지에 통합하는 것으로 간단히 정의 할 수 있습니다."Siemens EDA 고급 패키징 솔루션 이사인 Tony Mastroianni는 "MCM, 2.5D 패키징 및 3D 패키징을 포함하여 SiP를 구현하는 방법은 여러 가지가 있습니다. MCM 방법은 패키지 기판에 여러 표준 ASIC 구성 요소를 통합하고 상호 연결합니다. 2.5D 패키지 방법은 인터 포저 Die-to-die 연결을 통해 두 개 이상의 다이 사이를 포함하여 실리콘 또는 유기 인터 포저에 ASIC 구성 요소를 통합합니다. 3D 패키징 방법을 사용하면 ASIC 구성 요소를 Z 축 차원에서 스택하고 상호 연결할 수 있습니다. "

 

그렇다면 이것은 무어의 법칙에서 벗어난 것입니까 아니면 무어의 법칙의 확장입니까?

 

Intel의 Programmable Solutions Group의 최고 기술 책임자 인 Jose Alvarez는 다음과 같이 말했습니다 : "오늘도 우리는 여전히 Gordon Moore의 법칙을 따르고 있습니다. 1965년 Gordon Moore는 총 4 페이지에 달하는 매우 짧은 그의 논문에 오늘날 무어의 법칙이 정확히 무엇 인지를 포함하고 있습니다.  그는 세 번째 페이지에 다음과 같이 썼습니다. "작은 기능 모듈 (별도 포장 및 상호 연결)로 대형 시스템을 구축하는 것이 더 경제적이라는 것이 밝혀졌습니다."우리는 오늘날 우리가 보유한 고급 포장 기술이므로 어떤 의미에서 이것은 Gordon이 우리에게 요청한 것의 연속입니다. "

 

AMD의 새로운 CPU는 큰 성공을 거두었습니다. "작은 칩"이 언제 상용화는 될까요?

소형 칩의 차이점은 동일한 패키지에 통합되도록 특별히 설계되었다는 것입니다. DARPA는이 계획을 CHIPS 프로젝트를 통해 시작했습니다. 반도체 산업에서 칩에 대한 총 수요가 상대적으로 적고 5나노 미터 설계의 1 회성 엔지니어링 비용을 감당할 수 없기 때문입니다.

작은 칩의 개념은 함께 패키지 된 물리적 IP 모듈입니다.

 

CHIPS Alliance의 전무 이사인 Rob Mains는 다음과 같이 말했습니다. "DARPA는 올바른 방향을 선택했으며 이는 전 세계의 디자인 팀에게 의미가 있습니다. 모든 사람이 이점을 이해해야하며 업계는이를 보장하기 위해 특정 수준의 기술을 제공해야합니다. 작은 칩이 효과적인 결과를 낳습니다. "

 

Ansys 제품 마케팅 이사인 Marc Swinnen이 동의했습니다. "이것은 합리적인 기술 아이디어이며 일부 조직은이 목표를 달성하기 위해 열심히 노력하고 있습니다. ODSA와 같은 그룹은 소형 칩을 표준화하고 상업 시장이 참여할 수 있도록하는 데 전념하는 여러 소위원회를두고 있습니다."

 

핵심은 표준입니다. Synopsys High-speed SerDes의 선임 제품 관리자인 Manmeet Walia 는 "이 생태계는 진화하고 있습니다. 이 생태계는 매우 세분화되어 있습니다.이 개념은 비용 문제로 인해 처음 제안 되었습니다. DARPA에서 제안했지만 개발되지 않았습니다.

 

시장에 의해. 동기 부여. 핵심 중 하나는 물리적 이유입니다. 다이가 이미 충분히 큽니다. 컴퓨팅 성능을 더욱 향상 시키려면 더 많은 다이가 필요합니다. "

 

시장 부문의 원동력은 모두 컴퓨팅과 관련이 있습니다. Synopsys 제품 마케팅 책임자 인 Kenneth Larsen (Kenneth Larsen)은 "주요 원동력은 실제로 고성능 컴퓨팅입니다. 여기에서 칩렛 기반 설계가 성장하고 있습니다. 그러나 오늘날 칩렛에 대한 표준은 없습니다."

 

칩을 보면이 방법이 성공했음을 알 수 있습니다. "인텔의 새 칩 사진을보고 칩렛이라고 할 수있는 컴퓨팅 블록이 8개 있고 중간에 캐시 및 상호 연결 블록을 포함하는 줄무늬가 있음을 발견했습니다."Arteris IP 시스템 설계자 Michael Frank (Michael Frank) "그것들은 모두 실리콘 기판 위에 있습니다. 그러나 이 패러다임은 전기적 특성, 통신, 물리적 특성 등을 포괄하는 표준에 기반해야 합니다. 각 회사마다 다른 작은 칩을 만드는 것은 불가능합니다. 어쨌든 그것은 그렇습니다. 여전히 칩이며 일반적인 단계에 따라 테이프로 찍어야 합니다. "

 

위의 문제가 해결 될 수 있다면 그 기술은 다른 많은 분야에 적용될 것입니다. Synopsys의 Larsen은 "일부 설계의 일부는 구형 노드에 적합하고 일부는 최신 노드에 적합 할 수 있습니다." 소형 칩의 가치 중 일부는 최고의 기술로 IP를 설계 할 수 있다는 점에서 비롯됩니다.

 

또는 인터페이스를 변경하지 않고 유지하여 PPA를 향상 시키거나 설계의 일부를 변경하여 전체 제품의 비용을 줄이면서 다른 부분을 새로운 노드로 마이그레이션하여 컴퓨팅 밀도를 높일 수 있습니다.

연결된 장치의 인기로 인해 5G 칩이 원동력이 될 수 있습니다. 칩스 얼라이언스의 이사는 "이것이 소규모 기업 (특히 IoT 장치)에 기회를 창출 할 것이라고 믿습니다. 스타트 업 기업이라면 혁신적인 기술을 몇 가지 유형의 5G 칩렛과 결합하여 함께 결합 할 수 있습니다"라고 말했습니다.

 

 

칩렛 산업의 현재 상황은 무엇입니까?

 

Synopsys의 Walia는 "대부분의 경우 칩렛을 사용 하는 회사는 산업 표준에 관심이 없습니다. Nvidia에는 ​​NVLink, AMD에는 Infinity 아키텍처, Qualcomm에는 Qlink, Intel에는 AIB가 있습니다. 모두 고유 한 인터페이스 표준을 제안했습니다. 생태계가 계속 발전함에 따라 표준에 대한 수요도 계속해서 발전하고 있습니다. 

 

물론 표준이 전부는 아닙니다. 케이던스 박씨는“가장 큰 문제는 소형 칩의 상용화이다. 이미 하드 IP와 소프트 IP를 보유하고 있으며 소형 칩이 세 번째 옵션이다. 칩 설계자는 하드 IP를 구매하여 인터 포저에 배치 할 수있다. 또는 스택 또는 모든 작업. "

 

"패키징 기술은 이것과는 무관합니다. 칩렛의 실현 가능성은 논리적 파티셔닝과 더 관련이 있습니다. 누락 된 부분은 IP를 제공하는 회사입니다.

이 비즈니스 모델로 전환하여 창고에 빌드 한 내용을 저장합니까? 대답은 아니오 일 수 있습니다. 이 작은 칩을 모두 보관할 창고를 제공하는 사람, 제조 할 사람, 배포 할 사람, 작은 칩에 대한 비즈니스 모델의 개념이 아직 확립되지 않았으며 이는 논의 할 가치가 있는 비용 모델입니다. "

작은 칩이 너무 멀리 떨어져 있을 수 있습니다. "IP 공급 업체로서 우리는 별도의 칩 인터페이스 PHY IP를 판매 할 예정입니다. 향후 완전한 칩렛을 판매 할 것으로 예상됩니다. 한쪽에 PCIe SerDes가 있고 한쪽에 베어 칩이있는 PCIe 칩 렛일 수 있습니다.

다이의 PHY (D2D)의 경우 컨트롤러도 사용할 수 있습니다. "라고 Cadence IP Group의 제품 마케팅 이사인 Wendy Wu가 말했습니다.

 

"오늘날 우리는 이러한 IP를 별도의 제품으로 사용하지만 소형 칩을위한 통합 설계로 통합하려고 노력하고 있습니다. 이러한 칩은 모두 표준화 된 제품이기 때문에 아직 제조 할 수 없습니다.

 

작은 칩을 제조하기 위한 공급망을 갖기 위해서는 시장이 충분히 커야 합니다. "

 

작은 칩의 과제는 별도로 볼 수 있습니다. " 칩렛 설계 표준화의 과제는 기능, 부품 패키징 및 승인으로 요약 될 수 있습니다."Arm 연구원이자 기술 책임자 인 Rob Aitken이 말했습니다. Aitken의 분석에 따르면 다음과 같습니다.기능 칩렛과 전체 시스템 아키텍처 간의 관계는 매우 중요합니다. Aitken이 말했다. "다른 소형 칩을 메모리에있는 그대로 교체 할 수 있습니까? 아니면 유사한 작업을 수행하지만 소프트웨어 인터페이스, 클럭 주파수, 전원 공급 장치, 열 방출 등이 다른가요?"두 경우 모두 명확한 사양, 모델링 및 검증 소형 칩 및이를 포함하는 3D 패키지 구성 요소의 성공적인 개발에 중요합니다.

 

구성 요소 패키지 HBM 표준은 핀 및 기능의 특정 배열을 지정합니다. 표준화 된 로직 칩렛은 연결 지점과 관련된 프로토콜을 통해 물리적 계층에서 정의 된 것과 동일한 것을 필요로 합니다. 하드 코어 IP 모델 (종횡비, 핀 위치, 테스트 등)이 직면 한 문제는 소형 칩에서도 비슷합니다. 칩렛이 지역 간 연결을 허용하더라도 칩렛의 레이아웃이 결정될 가능성이 높기 때문에 비치 프론트 (다이 에지를 따라 밀리미터 당 초당 비트 수)는 인터페이스 성능에 여전히 중요합니다. 3D 패키지 프로토콜 및 핀 표준, 그러나 완전한 로직 칩 패키징 표준은 없습니다.

 

사인 오프가 수행되었고 테이프 아웃 프로세스에서 칩렛의 복잡성을 줄이기 위해 많은 작업을 계속할 것이지만 기능과 수율을 가장 잘 나누는 방법을 포함하여 일반적으로 인식되는 솔루션은 아직 도달되지 않았습니다. . 그리고 전력 소비, 열 방출 및 다른 공급 업체간에 작은 칩을 통합하는 기타 문제에 직면 했습니다.

 

이러한 문제 중 일부를 해결하는 유일한 방법은 작은 칩을 설계하고 특정 문제가 어디에 있는지 알아내는 것입니다. Intel의 Alvarez는“칩이 다른 공급 업체에서 제공 되더라도 현재 작은 칩은 상업적으로 실행 가능합니다. AIB 인터페이스의 표준화는이 새로운 에코 시스템을 시작하는 데 필수적입니다. 아직 개발되지 않았습니다. 일어나지만 옭바른 길은 아직 까지도 없습니다.

 

 

 

Alvarez는 다음과 같이 덧붙였습니다. "이 아이디어는 실제로 오늘날의 칩 제조 방법보다 더 민첩하고 유연한 방법입니다. 이것이 DARPA가 관심을 갖는 이유입니다. 오늘날 일부는 개발 중이고 일부는 테이프로 녹화되고 일부는 생산 중입니다.

 

또한 이미 사용중인 작은 칩입니다. 그러나 그들은 다른 기술을 사용하고 다른 파운드리에서 온 것입니다. 따라서이 생태계에서 우리가 진정으로 가지고있는 것은 아이디어입니다. 기술 및 파운드리와는 아무 관련이 없습니다. "

 

작은 칩은 언제 상용화 됩니까?

 

새로운 생태계의 개발은 닭과 달걀의 문제를 제기합니다. 우선 설계자가 설계에 서로 다른 IP를 통합해야 합니까? 아니면 시스템 회사 에서 해야 합니까? 박씨는 "이것은 느린 개발 과정이 될 것이다. 무어의 법칙이 물리적 한계에 다가옴에 따라 사람들은 언제 단일 칩 SoC 개념을 완전히 포기하고 멀티 칩 설계로 전환 할 것인가?"라고 말했다.

 

아마도 중간 단계는 논리적 일 것입니다. Ansys의 Swinnen은 "아무도 확실하지 않습니다. 신뢰할 수있는 상황은 초기 칩렛 시스템이 표준 베어 칩을 사용하여 구축된다는 것입니다. 엄밀히 말하면 칩렛으로 간주되지 않지만 구축 방식은 우리가 말하는 것과 같습니다. 작은 칩, 베어 칩은 긴밀한 연결 계층을 통해 직접 연결됩니다. 그런 시스템이 있고 주류가된다면 작은 칩으로 재 설계된 것을 볼 수 있습니다. "

 

"이 디자인은 I / O 드라이브를 줄이고 상호 연결 대역폭을 증가시킵니다. 하이브리드 시스템이 될 것이므로 다른 칩은 여전히 ​​표준 버전이지만 적어도 하나의 작은 칩이 있습니다."

 

생태를 발전시키기 위해서는 시장이 충분히 커야합니다. Wu는 "HBM 메모리와 같은 충분히 큰 시장이 있고 수요가 균일하다"고 말했다. 사람들은 완전한 패키지 광학 장치에 대해 이야기하고 있다. 광학 칩렛에는 응용 프로그램이있을 수 있으며 표준 인터페이스 XSR은 광학 인터페이스를 정의하려고 합니다. 그것은 큰 시장을 가진 응용 프로그램입니다. 확실히 공개 시장 비즈니스 모델로 발전 할 것입니다. "

 

마무리를 하면서?

 

독자적인 시스템을 통해 소형 칩의 타당성과 가치를 입증합니다. 그러나 다음 문제는 더 어렵습니다. 기술 및 상업적 문제를 해결해야하기 때문입니다. 현재 상황에서 판단하면 산업, 정부 및 표준 설정 조직은 모두 무어의 법칙을 미래로 확장 할 수있는 방법이되기 때문에 도전에 응할 것입니다.

사실 현재는 소수의 사람들에게만 경쟁 우위를 제공하더라도 전체 산업에 소형 칩이 필요합니다.